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　電路的模擬也很重要。 Spice是在晶體管一級對電特性進行建模的最常用的工具但是在深亞微米設(shè)計師有許多局限性。Celestry 公司已經(jīng)研制出一種基于晶體管的仿真器UltraSim，它可以在合理的時間內(nèi)按計算能力提供達到Spice精度的結(jié)果，以解決深亞微米的問題。為了有效地對信號完整性問題進行驗證，首先應(yīng)該準確地建立影響完整性問題的模型然后用工具進行寄生參數(shù)提取和驗證，對于建模，有二維，準三維和三維模型三種。二維模型的特點是適合于大計算量的參數(shù)提取，因此適合于全芯片的提取，三維模型最準確但是完全用三維模型將耗費大量的時間，為此只有在對一些關(guān)鍵網(wǎng)絡(luò)進行提取時才使用三維模型。

　　在集成電路布線中，鋁被廣泛使用，其布線工藝較為簡單。1997年9月，IBM公司率先推出一種稱為CMOS 7S的新技術(shù)，該技術(shù)在集成電路設(shè)計中采用銅代替鋁作為外部導電材料，使電路布線的尺寸更加微小，芯片處理邏輯運算的能力更強。1997年，IBM公司發(fā)布了可用于集成電路生產(chǎn)的銅布線工藝。1998年，AMD公司便開始向銅布線工藝轉(zhuǎn)移，這在當時是相當冒險的。如今工藝材料每4到5年就會出現(xiàn)一次變化，首先是銅，后來是低k電介質(zhì)陸續(xù)進入生產(chǎn)工藝。而在鋁的時代，這種顯著的變化每10到20年才會出現(xiàn)一次。這使工廠的基礎(chǔ)設(shè)施必須能以較低的成本快速適應(yīng)新的材料。采用低k電介質(zhì)技術(shù)遇到的困難更多。低k電介質(zhì)技術(shù)的引入相對落后了4到6年。這一技術(shù)的延遲引入使銅布線的很多優(yōu)勢沒有發(fā)揮出來。早期的130nm工藝的邏輯設(shè)計有9層銅，與鋁布線工藝是一樣。其中很大一部分都用來補償二氧化硅的高電容。